えーまぁなんか、コードジェネレータ書いたよ! ってお話するとついったなんかでは、うんうん誰もが一度は通る道だよとかなんとか生暖かい目で見られたりなんかしたりするわけですが、はい。Haskell で Verilog の RTL を生成するお話です。ちなみに、Ruby で…

という記事を書く予定だったのですが、なんか文字化けして上げられないので、github に書いてみました。https://github.com/h-hirai/AnExampleForQuickCheckVerilog