Verilog
この記事はHDL Advent Calendar 2013の参加記事というか、途切れてしまうと寂しいので間をつなぐためにお茶を濁してみました的な記事です。 間違い探し 0から15まで数える16進カウンタが必要なので、とりあえず何も考えないでこんな RTL を書いたとします。 …
ここのところ毎週そうしているように、この土曜日も、昼からビールを飲んでダラダラすごす予定だったんですが、ちょっと気が変わって、(500ml 缶 2本ほど飲み終わってから、) ゆるふわHaskell入門会に行ってきました。そこで pheaver さんの Verilog パーサ…
えーまぁなんか、コードジェネレータ書いたよ! ってお話するとついったなんかでは、うんうん誰もが一度は通る道だよとかなんとか生暖かい目で見られたりなんかしたりするわけですが、はい。Haskell で Verilog の RTL を生成するお話です。ちなみに、Ruby で…
という記事を書く予定だったのですが、なんか文字化けして上げられないので、github に書いてみました。https://github.com/h-hirai/AnExampleForQuickCheckVerilog
